홍익대학교 집적회로 설계 프로젝트

소개글

2019년도 2학기 집적회로 설계 과목 프로젝트 입니다.
1 bit full adder를 microwind를 사용하여 layout을 그리고 transient response를 살펴보고 이를 개선하기 위해 sizing을 하는 과정을 담았습니다. 20점만점에 20점으로 평가받았습니다.

목차

1. Schematic & Symbol
2. Input patterns & outputs

본문내용

=>Input data pattern에 따른 delay를 표로 정리하였다.
A, B, 3개의 pmos와 nmos가 동시에 켜지는 경우에 딜레이가 최소로 나타난다. A, B 트랜지스터가 병렬로 연결되어 있기 때문에 셋이 동시에 켜질 때 내부 저항이 감소하기 때문이다. =0 인 경우에 pmos 3개가 모두 켜지는 경우를 제외하고는 딜레이가 거의 비슷한데, 와중에 A=0, B=0, =1이 되는 경우에서 worst delay가 나타난다. 입력 은 이전 stage의 으로부터 오기 때문에 가장 느리게 오는 신호이다. 따라서 출력과 최대한 가까이 있는 것이 좋은데, 이 점이 잘 반영되어 있다. A나 B의 위치를 바꾸는 것은 의미가 없으므로 critical path를 개선하기 위해 sinzing을 고려한다. 현재 트랜지스터들은 모두 같은 사이즈로 설계 되어있다. 딜레이를 최소로 하기 위해서 stage effort가 4인 것이 좋다. pmos 사이즈2 nmos 사이즈1인 인버터를 기준으로 미러애더를 sizing 했다면......

<중 략>

=>sizing후 input pattern에 따른 delay변화
좌측 6개 트랜지스터의 size를 키웠기 때문에 이 켜지는 input pattern에 대해서 delay가 향상되었다. Critical path가 아주 조금 개선되었다. 처음 회로 설계 시 pmos와 nmos stack에 대한 sizing이 제대로 되지 않았기 때문에 적용한 sizing이 stage effort를 제대로 맞춰주지 못했기 때문이다. Critical path는 여전히 심각한 채로 남아있다. Sum을 계산하는 쪽 트랜지스터들도 stack에 대해서 sizing을 해주어야 하지만, adder의 동작의 주된 부분은 carry에 대한 부분이므로 4개의 트랜지스터에 대해서 sizing을 하고 변화를 관찰하도록 한다. 사실 stack에 대한 sizing을 안 해주었던 것을 떠나서 단 둘이 series로 연결된 A, B에서 worst delay가 발생되므로 이 트랜지스터 size를 키워 직접적으로 critical path를 잘 만들어 주는 것이 최선의 선택이다.

참고 자료

없음