[기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

소개글

기초전자회로실험
Verilog 언어를 이용한 Sequential Logic 설계 자료는 실제 실험을 바탕으로 작성되었으며,

보고서 평가 A+
기초전자회로실험 과목 A+ 받은 자료입니다.

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목차

1. 실험제목
2. 실험사진
3. 실험결과
4. 고찰

본문내용

실험 제목: Verilog 언어를 이용한 Sequential Logic 설계

FPGA의 사용과 프로그램에 앞서 FPGA의 기능을 활용한 시뮬레이션를 기반으로 실험을 시작하였다. 실험에 앞서 SR Flip-Flop, JK Flip-Flop, T Flip-Flop, D Flip-Flop과 같은 기억장치로 사용되는 Flip-Flop의 입출력의 관계와 각 Flip-Flop에서 입력에 따라 나타내는 상태에 대해 학습하고 CLK에 따라 ‘High’ or ‘Low’ 상태에서 트리거 됨을 구분하고 이에 따라 Q의 값의 변화에 대해 탐구하였다.
HDL에서 원하는 상태를 구현하는 Flip-Flop를 Source에서 input, output를 지정하고 input, output 간의 관계에 대해 논리회로를 바탕으로 기입한 이 후 Testbench에서 input을 시간에 따라 각 경우의 수를 기입하고 시뮬레이션을 통해 Source가 제대로 작동하는 확인하는 과정으로 진행하였다. SR Flip-Flop의 경우 Nor Gate를 기반으로 출력 Q와 출력 Q_bar를 NOR.

참고 자료

디지털공학실험 (5th Endition)