[Flowrian2] SystemVerilog 문법 및 실습 (Assertions)
- 최초 등록일
- 2017.07.06
- 최종 저작일
- 2017.07
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소개글
본 문서는 SystemVerilog 언어에서 사용하는 Assertions에 대해 설명하고 예제 코드를 제공한다.
각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.
(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.
목차
1. Assertions
2. Lab : Immediate Assertions
3. Lab : Concurrent Assertion
4. Lab : Sequences
본문내용
1. Assertions
Assertion 은 SystemVerilog 언어에 새롭게 도입된 개념으로서 회로가 정상적으로 동 작함을 검사 하거나 기능 커버리지를 검사하거나 검증을 위한 입력 파형을 생성 하는 데 사용된다.
Immediate Assertion 구문은 if 구문과 같이 조건문을 검사한 결과에 따라 다르게 반응 한다. 조건문 검사 결과가 ‘X‘, ‘Z‘, 혹은 ‘0‘ 이면 ‘거짓‘ 이고, 아니면 ‘참‘ 으로 해석된다.
아래 예제에서 변수 foo 가 ‘참‘ 이면 모듈의 이름과 함께 ‘passed‘ 를 출력하고, 아니면 모듈의 이름과 함께 ‘failed‘ 를 출력한다.
assert_foo : assert(foo) $display("%m passed");
else $display("%m failed");
참고 자료
Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
Chris Spear, "SystemVerilog for Verification”, Springer.
International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.