Lab#03 Verilog HDL

목차

1. Introduction
가. Purpose of this lab
나. Essential backgrounds

2. Materials & Methods
가. Materials
나. Methods
다. Precaution

3. Supposed Data

4. Result of the lab
가. 실험1
나. 실험2
다. 실험3
다. 실험4

5. Disscussion
가. 실험 결과와 예상 결과 비교
나. 실험 결과 해석
다. 개선점

6. Conclusion

7. Referrence

본문내용

1. Introduction
가. Purpose of this lab
Verilog HDL 문법에 대해 익히고, 이를 이용하여 논리게이트를 설계한다.

나. Essential Backgrounds
1) Verilog HDL introduction
가) HDL기반 설계의 장점
(1) 설계오류 수정시간 및 회로변경 시간 단축에 따른 설계시간의 단축
(2) 최적화, 상위수준 설계를 통한 설계의 질 향상
(3) 특정 설계기술이나 공정과 무관한 설계
(4) 낮은설계비용 및 효율적인 설계 관리

나) Verilog HDL 어휘 규칙
(1) Identifier
대소문자를 구별하며, 각 객체에 이름을 지정하는 것이다. 문자, 숫자, $, 밑줄등이 사용가능하다.

(2) Keyword
미리 정의된 식별자로 Verilog를 구성하는 요소들이 포함되어있다.
대표적인 keyword 들은 다음과 같다.

always and assign automatic begin buf bufif0 bufif1 case casex casez cell cmos config deassign default defparam design disable edge else end endcase if ifnone incdir include inout input instance integer join large release repeat rnmos rpmos rtran rtranif0 rtraif1 scalared showcancel led signed small specify specparam table task time tran tranif0 tranif1 등등

(3) Comment
컴파일에서 제외되는 부분이고, 내가 작성한 HDL구문에 대한 설명을 위해 존재하는 부분이다. //를 사용하여 한 행을 표시하거나 /* ~ */로 표시하여 사용할 수 있다.

(4) White space
빈칸이나 탭, 줄바꿈등 토큰들을 분리할 때 외에는 무시하며, 공백과 탭은 문자열에서 의미있게 취급이 된다.

참고 자료

전전컴실험II - Lab#03 Verilog HDL(walts.uos.ac.kr/ece-experiments-II)
Data sheet(SPartan-3 FPGA Family Data Sheet) (www.xlinx.com)
위키피디아(https://ko.wikipedia.org/)
Logic and Computer design Fundamentals(4th edition)/M. Morris Mano, Charles R. Kime/ Pearson
Digital Design with an introductionto the verilog HDL(5th edition)/M. Morris Mano, Charels R. Kime/ Pearson