피스파이스를 이용한 8bit 가산기 설계(vlsi 텀프로젝트)

소개글

vlsi 설계 텀프로젝트입니다. 이론부터 고찰까지 모든 보고서 구성이 갖춰져 있습니다.
vlsi답게 nmos와 pmos를 이용한 8비트 가산기입니다. 사진이나 그래프도 완벽히 넣었고, 하나하나에 주석이 꼼곰하기 때문에 교수님께 설명할 때도 쉬우실 겁니다.
보고서 작성자인 저는 대학 시절 모든 전공과목 A+학점을 받았고, 그만큼 내용과 구성이 튼실합니다.
믿고 쓰셔도 됩니다.

목차

1. 서 론
1.1. 설계 목표
1.2. 설계 과제 선정
1.3. Time table 및 임무 분담

2. 관련 이론
2.1. 반가산기
2.2. 전가산기 및 8비트 가산기

3. 설계 과정(Netlist)
3.1. 반가산기 설계
3.2. 전가산기 설계
3.3. 8비트 전가산기 설계

4. 시뮬레이션 결과
4.1. 반가산기 시뮬레이션
4.2. 전가산기 시뮬레이션
4.3. 8비트 전가산기 시뮬레이션
4.4. 주파수 변화에 따른 회로 동작 상태 시뮬레이션(spec)
4.5. 응답시간에 따른 시뮬레이션

5. Schematic & Layout

6. 결론 및 고찰

본문내용

1. 서론
1.1. 설계 목표
- MOSFET을 이용해 8비트 가산기를 설계할 수 있다.
- MOSFET을 이용한 8비트 가산기의 원리를 이해하고 설명할 수 있다.
- 주파수 변화에 따른 8비트 가산기 회로의 동작 상태를 설명할 수 있다.
- NMOS, PMOS의 Size에 따른 응답시간의 변화를 알 수 있다.

1.2. 설계 과제 선정
컴퓨터나 계산기와 같은 전자기기를 이용한 정보 처리에서 이진수 덧셈은 가장 기본적인 연산이다. 이러한 덧셈 연산을 위한 다양한 크기의 가산기는 대학 시절 배웠던 전가산기를 이용해 구현할 수 있다. 하지만 전가산기의 입력 중 자리 올림수 입력이 이전 가산기의 자리 올림수 출력이므로 하나의 전가산기가 계산되기 위해 이전 가산기의 연산을 기다려야한다. 이 때문에 비트 수가 커질수록 연산이 느려지는 단점이 있다. 16비트 가산기를 구현하였을 경우 지연 시간은 8비트 가산기의 약 두 배가 되고, 4비트 가산기는 연산할 수 있는 수의 범위가 좁기 때문에 8비트 가산기를 최종 설계과제로 선정하였다. 또한 속도가 경쟁력의 주요 요소가 되고 있는 요즘, 고속 정보처리를 위해서 우선 가산기 동작의 고속화가 요구된다. 그렇기 때문에 단순히 가산기를 구현하는 것이 아니라 입력에 대한 출력의 응답시간을 빠르게 함으로써 속도 경쟁 시대에 부합하는 설계를 하는 것이 목표이다.

<중 략>

6. 결론 및 고찰
VLSI 최종 설계 과제로 8-bit adder를 설계하였다. 다양한 주제가 있었지만 정보 처리에서의 기본적인 덧셈 연산을 대학 시절 배운 반도체 공정을 이용해 설계해보고 싶었다.
기본적으로 n-bit 가산기는 전가산기 n개를 연결해서 구현하는 것이므로 반가산기와 전가산기를 설계하는 것이 가장 먼저 할 일이었다. 피스파이스를 이용해 반가산기와 전가산기 코드를 작성했고, 시뮬레이션을 통해 구현한 회로가 정상적으로 동작하는 것을 확인할 수 있었다. 부가적으로 n-bit 가산기는 전가산기 n개를 병렬이나 직렬연결을 통해 구현할 수 있지만 우리는 연산 속도의 효율성을 위해 병렬연결을 이용해 구현하였다.

참고 자료

없음