전자회로실험 예비 - 6. 차동 BJT 증폭기 특성

목차

1. 실험 목적

2. 실험 이론
1) BJT 차동 증폭기 소신호 이득

3. 예비 실험 (Pspice-simulation)

4. 실험 절차 (Pspice-simulation)
1) 오프셋 전압(offset voltage)
2) 차동 모드 소신호 이득
3) 공통 모드 소신호 이득
4) 전달 특성 (transfer curve)

본문내용

보통의 BJT 차동(differential) 증폭기는 <그림 6.1>과 같이 구성되어 있다. 차동 신호가 는 증폭하고 공통(common) 신호는 억제한다. 차동 신호 이득과 공통 신호 이득의 비율을 CMRR(Common-Mode Rejection Ratio)라고 한다. 차동 증폭기의 주파수 특성은 CE 증폭기와 같다.

<중 략>

차동 증폭기는 BJT Q1/Q2의 바이어스 전류를 전류 거울 회로를 가지고 공급한다. Q1/Q2의 특성이 같은 경우 Q3의 전류는 Q1/Q2에 균등하게 배분된다. 차동 증폭 이득은 다음과 같이 표현된다.차동 증폭기는 원래 이상적으로는 무한대의 공통 모드 이득을 가지나, <그림 6.2>의 회로와 같이 바이어스 회로 Q3의 출력 저항으로 인하여 유한의 공통 모드 이득을 가진다.

<중 략>

Q2 베이스에 입력 DC 전원을 인가하고, Q2의 콜렉터 (출력) 전압이 DC 3V(출력저항이 4k옴이고 0.5mA의 전류가 흐름)가 되도록 입력 전압을 조절하시오. 이 전압이 차동증폭기의 오프셋전압이다.그 결과 위 그래프와 같이 아주 작은 전압에서 큰 전압 변화가 있었고 그 이후에 전압에 비례해서 증가하는 모습을 볼 수 있다. 찾아낸 offset 전압은 3.5779이고 그때 컬렉터 전압은 3V이다.

<중 략>

차동 모드 소신호 이득 (a) 실험 1)에서 입력에 주파수 1kHz, 진폭 10mV의 정현파 신호를 인가한다. 출력의 신호를 관찰하고 클리핑이 되지 않는 범위 내에서 입력 신호의 진폭을 증가시켜도 된다. 이 때 출력 신호의 진폭을 측정하고 소신호 이득을 계산하시오.

<중 략>

(a) <그림6.4> 회로와 같이 결선한다. RE=0. 입력 전압 Vd를 변화하면서 출력의 DC전압을 관찰하시오.위 그래프를 보면 알 수 있듯이 –248.276mV부터 248.276mV까지 급격히 전압이 감소하고 1.3621V부터는 전압에 비례하여 증가하는 모습을 볼 수 있다.

참고 자료

없음