FPGA를 이용한 디지털 시스템 설계(인하대) Counter 카운터 보고서

소개글

인하대 FPGA를 이용한 디지털 시스템 설계 결과 REPORT입니다.
2014년 2학기 수업 내용이고, 매 보고서 하나하나마다 정말 정성들여 작성하였습니다.
실습에 많은 참고되셨으면 합니다.

목차

1. 실험목표
2. 실험이론
3. 실험과정 및 소스코드.
4. 실험결과
5. 고찰

본문내용

1. 실험목표
이번 실험의 목표는 순차회로 중 하나인 Counter를 설계한 후 시뮬레이션 하는 것이었다.

2. 실험이론
카운터란 미리 정해진 순서대로 계수하는 회로이다. 보통 2개 이상의 플립플롭의 조합으로 구성되어 있으며 플립플롭들이 미리 정해진 순서를 따라 상태를 변경하도록 설계한다.
카운터가 수를 세는 원리는 들어오는 입력신호(보통 클럭신호)의 펄스의 수를 헤아려 그 값을 출력으로 나타내는 것이다.
일반적인 카운터는 수치를 순서대로 더해서 계수하는 것이지만, 반대로 수치를 빼서 계수하는 카운터나 이러한 기능을 변경해서 카운트할 수 있는 카운터도 있다.
또한 프리셋 기능과 0이외의 초기값을 미리 설정해서 그 값으로부터 계수를 실시하는 기능도 구현할 수 있다.
주파수 분주기, 타이밍 제어신호 생성회로 등에 사용된다.

3. 실험과정 및 소스코드.
이번 실험에서는 4bit Up Counter와 Down Counter를 설계하고, 4bit 74163 Counter를 이용하여 8bit 74163 Counter를 설계한다.
@1. 4bit Up Counter 코딩
카운터는 수를 세는 순서에 따라 Up카운터와 Down카운터로 나눌 수 있다.
입력신호가 들어왔을 때, 수를 증가시키며 동작하는 카운터를 Up카운터라 하고, 수를 감소시키며 동작하는 카운터를 Down카운터라 한다.
4bit Up Counter는 2진수로 4bit인 0000에서 1111까지 계수하는 카운터를 말한다. 처음 시작은 0000에서 시작하며 1111이 되면 출력값을 0000으로 초기화시켜 다시 카운트하는 동작을 한다. 그 동작은 0000→0001→0010→…→1110→1111→0000→… 으로 나타난다.
이번 설계에서는 리셋입력을 추가시켜 리셋입력이 1이면 0000으로 초기화하도록 하였다.
4bit Up Counter의 소스코드는 아래와 같다.

참고 자료

없음