[디지털논리회로실험]텀프로젝트 - Finite state machine과 counter를 이용한 메시지 전송기 설계(FPGA)

목차

1. 실험목적
2. 배경이론
3. 실험과정
4. 실험결과

본문내용

실험목적
- 한 학기 동안 직접 실습하며 배운 내용들을 모두 총합하여 하나의 결과물로 완성 시킬 수 있다.

배경이론
1) FSM(FInite State Machine)
-FSM은 유한한 개수(finite)의 상태(state)를 가지며 각 상태에 따라 다른 동작을 하는 프로그램 디자인이다.
FSM은 실행 시점에서 현재 상태에 기반해 프로그램의 다음 상태를 정한다.

2) Counter
-반복해서 일어나는 현상의 수를 세는 장치이다.
Flip-flop 회로로 구성한 2진 counter나 n진 counter, ring counter, Johnson counter등이 있고, 10진수로 변환하여 표시한다.

실험과정
1. 회로의 작동순서(FSM)
2. 설계 전체 회로
3. 사용 세부 회로

참고 자료

없음

압축파일 내 파일목록

시연영상.mp4
텀프로젝트 발표.pptx