FSM의 개념을 이용한 베릴로그 자판기 설계

소개글

Finite State Machine(FSM)의 개념을 이용한 자판기 Verilog 코드입니다.
50원과 100원 동전만을 입력으로 받아서 200원짜리 음료를 뽑는 자판기 설계이고
2 input(동전 넣기, 음료 뽑기), 2 output(음료, 잔돈), 400원을 초과 하게 되면 400원 상태 유지하는 제약조건 하에서 코딩되었습니다.
동전을 넣는 Input은 1bit 음료 뽑기 버튼은 1bit로 구현했고, 총 9개의 State(0원, 50원, 100원, … , 400원)가 있으며, Mealy Machine 으로 설계되었습니다.
2013년 1학기 프로젝트 과제로 제작되었고 A+를 받았습니다.
베릴로그 소스와, 테스트벤치, 보고서+소스설명, 발표ppt로 구성되어 있습니다.
ModelSim프로그램으로 제작했으며 바로실행해보실 수 있습니다.
보고서에는 프로그램구성과 소스설명, 실행화면, 상태도 등이 포함되어있습니다.

목차

1. 자동판매기 설계내용
2. 상태표와 상태도
3. 소스코드
4. 시뮬레이션 결과 파형분석

본문내용

1. INPUT
CLK : clock
nRESET : 상태 s0 으로 초기화
[1:0]Coin : 동전 / parameter [1:0] Coin0 = 2'b00 : 0원
Coin50 = 2'b01 : 50원
Coin100 = 2'b10 : 100원
Select : 음료선택
Select = 0 : 음료 뽑지 않고 동전입력만 받기
Select = 1 : 음료 뽑기

2. OUTPUT
Drink : 선택된 음료 output, 200원 / 200원 이상의 Coin이 있으며 Select가 1일 때 출력
Control : 제어 bit / 입력 동전이 400원이 넘어갈 경우 Control = 1
Change : 잔돈(동전 입력 중일 때 or 뽑고 난 후 잔돈) / 잔돈이 있을 때 Change = 1, 없을 때 Change = 0

3. STATE
[3:0]state : 0원부터 400원 까지 9가지 상태를 나타내기 위한 4bit
parameter [3:0] s0=4'h0, s1=4'h1, s2=4'h2, s3=4'h3, s4=4'h4, s5=4'h5, s6=4'h6, s7=4'h7, s8=4'h8;
[3:0]next_state : 다음 상태를 담을 4bit

참고 자료

없음

압축파일 내 파일목록

9조발표.pptx
9조보고서.hwp
tb_vm.v
vm.v