[Flowrian] Serial-In Parallel-Out Shift Register (TTL 74164) 회로의 Verilog 설계 및 검증
- 최초 등록일
- 2012.09.25
- 최종 저작일
- 2012.09
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소개글
본 회로는 8 비트 시프트 레지스터로서 2 개의 입력이 AND 되어 LSB (Least Significant Bit) 으로
입력되고 MSB (Most Significant Bit) 방향, 즉 왼쪽 방향으로 클럭의 상승에지에 동기되어 시프트를 진행한다.
TTL 74164 회로에 대한 문서에는 게이트들로 구성된 조합논리회로도가 제공되지만
본 문서에서는 레지스터 전송 수준 (RTL, Register Transfer Level)에서 동일한 논리를
구현하도록 설계한다. 논리회로는 RTL 수준의 코드에서 자동으로 생성될 수 있고,
Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.
설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.
(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.
목차
1. Serial-In Parallel-Out Shift Register (TTL 74164) 회로의 Verilog 설계 및 검증
본문내용
1. Serial-In Parallel-Out Shift Register (TTL 74164) 회로의 Verilog 설계 및 검증
동작사양
본 회로는 8비트 시프트 레지스터로서 2개의 입력이 AND 되어 LSB (Least Significant Bit)으로 입력되고 MSB (Most Significant Bit) 방향, 즉 왼쪽 방향으로 클럭의 상승에지에 동기되어 시프트를 진행한다.
본 회로의 몇가지 특징을 요약하면 다음과 같다.
참고 자료
없음
압축파일 내 파일목록
TTL74164_v1_20120925.pdf
TTL74164_design_20120925.zip