실험(3) 공통 소스 JFET 증폭기

소개글

판매자 본인이 직접 제출한 보고서입니다.보고서 점수 A+ 받았던 자료입니다.사진 및 그림 포함되어 있으며, 참고문헌 명시되어 있습니다. 또한 결과보고서에는 연습문제와 그에 해당하는 풀이가 포함되어 있습니다.

목차

1. 실험 결과
2. 검토사항
3. 연습문제
4. 참고문헌

본문내용

1. 실험 결과

1.1 소스 저항을 갖는 자기 바이어스 공통 소스 증폭기
1.1.1 회로를 결선한 후에 전압이득을 계산하고, 1㎑, 100의 입력신호전압을 사용하여 전압이득을 측정하여라.
(계산)

(측정)
1.1.2 입력 임피던스를 계산하고, 100㏀의 저항과 1㎑, 100의 입력전압을 사용하여 입력 임피던스를 측정하여라.
(계산) ㏀
(측정) ㏀
1.1.3 1㎑에서 입력신호전압 레벨을 증가시켜가면서 출력전압 파형이 클리핑 또는 찌그러짐이 발생하기 시작하는 점에서 을 측정하여라.

<중 략>

2.3 JFET의 이 트랜지스터에 비하여 더 작아질 수 있는 2가지 가능한 이유를 들어라.
첫 번째 이유는 다음과 같다. 핀치오프는 공핍층의 확산이 채널을 거의 닫아버리는 역전압이라고 생각할 수 있다. 때문에 공핍층의 확산이 낮은 전압에서 일어난다면 핀치오프가 비교적 낮은 전압에서 일어난다고 할 수 있다.
두 번째 이유는 트랜지스터에서 드레인 전압을 점차 상승시킨 경우 드레인 전류가 포화 상태가 될 때의 드레인 전압과 게이트 전압의 합은 게이트 전압의 크기와 관계없이 일정하다. 이 값을 핀치오프 전압이라고 하는데 포화가 높은 전압에서 일어난다면 트랜지스터에서 핀치오프 전압이 높아질 수 있다.

참고 자료

전자?통신연구회 편, 『전자?통신기초실험』, 도서출판 상학당, 2009, pp269-279.
네이버 백과사전, 핀치오프 전압, http://terms.naver.com/entry.nhn?docId=756729