[디지털시스템실험(Verilog)] General Purpose Register File(Register) 결과보고서

소개글

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목차

① General Purpose Register File의 시뮬레이션 결과

① SR Latch(with clock)의 설계

② D Flip-Flop의 설계

③ General Purpose Register File(1 port)의 설계

본문내용

① SR Latch(with clock)의 설계
코딩 소스는 다음과 같다.
옆의 코드는 오른쪽의 회로도를 바탕으로 설계되었다.

set과 clock을 input으로 가지는 NAND게이트와, reset과 clock을 input으로 가지는 NAND게이트의 output을 각각 nand1, nand2로 설정하였다.
또한 그 다음의 NAND게이트의 output을 각각 nand3, nand4로 설정하였는데, 여기서 nand1과 nand4를 input으로 가지는 NAND게이트의 output이 nand3이며, nand2와 nand3을 input으로 가지는 NAND게이트의 output이 nand4이다.
여기서 nand3 = Q 이고, nand4 = Q` 이다. 이로써 clock이 있는 SR Latch의 설계가 완료되었다.

② D Flip-Flop의 설계
코딩 소스를 확인하기 전에, 먼저 D flip-flop의 회로도를 확인해 보면 다음과 같다.

이는 위에서 설계한 clock이 존재하는 SR Latch만으로 구현하기에는 무리가 있다. 회로의 형식이 일치하지 않기 때문이다.

따라서, SR Latch를 새로운 형태로 재설계하는 과정이 필요하다.

...

참고 자료

없음