[Flowrian] Add-Shift 방식 곱셈기의 Verilog 설계 및 시뮬레이션 검증

소개글

Add-Shift 방식 곱셈기는 사람이 수작업으로 곱셈을 수행하는 방식과 동일하게 승수 (multiplier)의 각 비트에 대하여 덧셈과 시프트 동작을 반복하는 방식으로 곱셈을 수행하는 모듈이다.

승수와 피승수는 4 비트 이진수로 주어지면 곱셈 결과는 8 비트로 출력된다. 회로 내부에서는 승수와 피승수를 8 비트로 통일하여 처리한다. Add-Shift 방식 곱셈기는 승수의 각 비트값에 따라 덧셈과 시프트 동작에 따라 곱셈을 실행하는 방식이다.

Add-Shift 방식 곱셈기는 다른 종류의 곱셈기와 비교하여 적은 면적에 구현이 가능하다. 승수와 피승수의 비트 폭이 증가하더라도 레지스터나 덧셈기가 처리하는 비트 폭만 증가시키면 되므로 면적의 증가가 미비하다.

반면에 곱셈이 완료되려면 여러 클럭이 소요되어야 하기 때문에 딜레이가 크다. 승수와 피승수의 비트 폭이 증가에 따라 증가될 수밖에 없다. 승수가 0이 되면 곱셈을 중단하는 방식으로 딜fp이를 줄일 수 있지만 언제 곱셈이 종료되는지를 알 수 없으므로 (승수의 값에 따라 달라지기 때문) 곱셈 종료를 알리는 별도의 제어신호를 도입해야 한다.

목차

Verilog HDL / Flowrian

본문내용

본 설계는 Add-Shift 방식 곱셈기의 구조에 따라 레지스터 전송수준에서 Verilog 언어로 설계한다.

논리회로도 구조에는 승수와 피승수를 저장하고 시프트 하기 위한 2개의 8비트 시프트 레지스터, 곱셈 결과를 저장하는 8비트 레지스터, 8비트 덧셈기, 2입력 멀티플렉서, 곱셈 종료를 검사하는 AllZero 모듈 및 Moore 타입의 유한상태머신으로 구성된다.

각 모듈들에 대하여 동작 원리를 설명하였고, 레지스터 전송 수준에서 설계된 Verilog 소스를 공개하였으며, 테스트벤치로 검증 파형을 정의하여 시뮬레이션으로 검증하였다. 시뮬레이션 검증파형으로 정상 동작을 검증하였다.

CAD 툴은 (주)시스템 센트로이드의 Flowrian으로 Verilog 코드를 설계하고 시뮬레이션 검증 하였다.

참고 자료

없음

압축파일 내 파일목록

asmultiplier_v1_20110903.pdf
ASMultiplier_design_20110903.zip