전자회로설계 실험 보고서

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최초 등록일: 2011.04.24
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전자회로설계 실험 보고서

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1. 아래 주어진 설계사양에 부합되는 Open loop 형태의 전압 증폭기 등가회로 (AC 및 Transient 해석용)를 설계하고, 개발된 등가회로를 PSpice를 사용하여 설계사양을 검증하시오.
설계사양 : Rin : 1MΩ , 전압이득 : 100dB , 3dB freq. : 10Hz , 출력저항 : 10Ω , Unity gain frequency/bandwidth of the amplifier
생각 : Series-Shunt 구조의 증폭기에서 s=jw 인데 w=2*pi*이다 3dB freq이 10Hz 이기 때문에
는 62.831 rad/sec 이다.
에서 파워 응답은 배 이며 -3dB 이다.
을 100dB에서 97dB로 떨어뜨리는 C는 15nF 이다.
1번 회로
1번 주파수 응답
Low Pass Filter 로 설계되어야 되기 때문에 저항 커패시터 순으로 연결하고 Gain 값을 100k 로 지정하였다.
그리고 pole위치를 = 10Hz로 맞추었더니 10Hz에서 -3dB 정도의 응답을 보여주었다.
입력저항은 10Meg 옴으로 설정하였고 전압이득은 100dB, 출력저항은 10k 옴으로 맞추었다.
2. 문제 1에서 개발된 등가회로를 이용하여 =0.1 인 series-Shunt negative feedback amplifier 를 설계하고
PSpice를 사용하여 아래 사항을 검증하고 문제 1의 설계사양과 비교 분석하시오.

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없음

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