clock & stopwatch 프로그램 소스 및 파형분석(verilog 를 이용한)

소개글

디지털 논리회로 시간에 주어진 verilog 실습 리포트입니다. 자일링스 사의 모델심이란 프로그램을 이용해 만든 clock & stopwatch 프로그램 소스입니다.
시계와 스탑워치 각각 프로그램 소스가 있고 그에따른 시뮬레이션을 돌려 파형 분석까지 완료한 리포트 입니다.

각각의 프로그램한 소스가 있고 마지막에 시뮬레이션 하는데 이용가능하도록 참고로 테스트벤치의 소스까지 붙였습니다.

일반적인 전자시계의 모듈과 리셋기능 정지기능을 갖춘 스탑워치의 모듈로 구성되어 있습니다. 그리고 전자시계와 스탑워치 기능을 합친 탑모듈도 구성하여서 두개의 기능을 같이 이용할 수 있도록 구성하였습니다.

목차

1. clock (일반적인 전자시계)
2. clock & stopwatch (일반적인 전자시계에 스탑워치 기능 추가)
결론 및 고찰
참고 - 테스트 벤치

본문내용

1. clock
그냥 일반적인 전자시계의 모듈로써 가장 간단하고 기본적인 시계이다. 실제 시간과 똑같이 설계 하였다.

∎ watch_clock (기본적인 시계) module (1)
module watch_clock(clk, rst, hour1, min2, min1, sec2, sec1);
input clk, rst;
output [3:0] sec1,min1,hour1;
output [2:0] sec2,min2;
reg [6:0] sec_set;
reg [3:0] sec1, min1, hour_1;
reg [2:0] sec2, min2;

always @(posedge clk or posedge rst)
begin
if (rst)
sec_set<=7`d0;
else if (clk) begin
if(sec_set==7`d99)
sec_set<=7`d0;
else
sec_set<=sec_set+1`b1;
end
else
sec_set <= sec_set;
end
always @(posedge clk or posedge rst)
begin
if (rst) begin
sec1<=4`d0;
sec2<=3`d0;
end
else if (clk) begin
if(sec_set==7`d99) begin
if(sec1==4`d9) begin
sec1<=4`d0;
if(sec2==3`d5)
sec2<=3`d0;
else
sec2<=sec2+1`b1;
end

참고 자료

없음