래치, 플립플롭, 시프트 레지스터 디지털회로실험 예비보고서

소개글

래치, 플립플롭, 시프트 레지스터 디지털회로실험 예비보고서입니다

목차

□ 시뮬레이션

1) SR 래치 동작 실험

2) Enable 이 있는 SR 래치 동작 실험

3) 7474 TTL을 이용한 D플립플롭 동작 확인

4) D 플립플롭을 이용한 4비트 시프트 레지스터

시뮬레이션 결과

□ 결론 및 토의

본문내용

□ 시뮬레이션

1) SR 래치 동작 실험
.


회로도



시뮬레이션 결과

입력
출력
S
R
Q_A
Q_B
0
1
1
0
1
0
0
1
1
1
변화없음
Q_A = Q, Q_B = Q`

결과 진리표

래치는 이진 저장소자로써 활용되는 회로이다. 실험에서는 2개 NAND 게이트와 그 결과에 따른 피드백으로 회로를 구성한다. 게이트의 출력이 다른 게이트의 입력에 연결된다. 래치는 클럭을 사용하지 않고 상태를 기억하는 메모리 소자라는 점이 특징이다. 시뮬레이션 결과는 위와 같다. 가장 먼저 S와 R에 0이 입력되면 게이트의 출력결과가 1이 된다. 따라서 두 출력결과 Q_A와 Q_B가 1이된다. 두 번째 클럭에서는 S=1, R=0이 되고 이때 S에 해당하는 값에 두 입력값 모두 1이므로 출력값은 0 이되고 R은 0이 된다. S와 R입력값이 모두 1일 경우 그 결과는 이전 결과를 따르게 되는데 이와 같은 이유는 Q의 결과값이 다시 NAND게이트의 입력값이 되 피드백 작용을 하기 때문이다.

참고 자료

없음