디지털 논리 실험, 산술 논리 회로 실험 예비 보고서

소개글

디지털 논리 실험, 산술 논리 회로 실험 예비 보고서

목차

Ⅰ. 실험목표
Ⅱ. 기본이론
Ⅲ. Verilog HDL 코드 분석
Ⅳ. 예비보고사항

본문내용

Ⅰ. 실험목표
(1) 마이크로 콘트롤러 유닛(Micro Controller Unit)의 핵심 논리회로인 산술 논리회로(Arithmetic Logic Unit)를 이해하고 구성하여 시뮬레이션을 수행하고 FPGA를 이용하여 실제적으로 구현해 본다.

Ⅱ. 기본이론
개인용 컴퓨터의 가장 핵심이 되는 부분은 사용자의 요구에 의해 기능을 제어하는 CPU이다. 그리고 CPU와 같은 콘트롤러 유닛의 기본이 되는 동작을 수행하는 놀리회로가 산술논리장치(ALU)이다.
(1) 논리연산 : 두 개의 논리 입력을 가지고 하나의 논리 출력을 가지는 논리회로를 생각해 보자. 두 개의 논리 입력 중에서 NOT 연산자를 조합하여 하나의 값만을 취해도 의 네 개의 서로 다른 논리 출력을 생성하는 회로를 형성한다. 세 개의 기본 논리연산인 AND, OR, NOT 만을 사용해서 논리회로를 구성한다고 해도 출력으로는 16개의 논리연산 결과가 가능하다.

여기서 CPU의 설계사양에 의해 ALU의 기능에 대해 변화가 생긴다. 16개의논리연산을 수행하도록 설계한다면 ALU는 고속으로 동작하도록 구현할 수 있겠지만, 많은 게이트를 포함하고 배선도 증가하므로 면적이 늘어나게 된다. 속도보다 최적화된 면적에 비중을 두어 설계한다면 사용빈도가 적거나 거의 없는 연산을 포함하지 않아도 된다.
(2) 쉬프트 연산 : 여기서 구현된 쉬프트 연산은 Logical Shift Right(LSR), Logical Shift Left(LSL), Arithmetic Shift Right(ASR)이다. 쉬프트 연산을 이용하여 손쉽게 비트 수준에서 곱셈이나 나눗셈이 가능한 장점 등이 있다. Arithmetic Shift는 부호 비트를 유지하는 쉬프트 연산이다.
(3) 산술연산 : 니블(Nibble)단위의 두 입력 A와 B를 더하거나 빼는 연산과 입력된 수의 보수를 구하는 연산을 기본으로 한다. 이 연산만으로 반복수행을 통해 원하는 연산을 모두 수용할 수 있다. 하지만 많이 쓰이는 연산에 대해 회로를 추가해줌으로써 산술연산 기능을 좀더 강화할 수 있다.

참고 자료

없음