JFET 공통 소스 증폭기

소개글

3학년 2학기 실험 내용으로 워드로 직점 작성하고 책 그림을 스캔해서 작성하였습니다
피스파이스 역시 직접 짜고 시뮬돌려서 첨부했습니다.
보고서 점수 만점받은 레포드입니다.

목차

1. 목 적
2. 이 론
3. 실험계기 및 부품
4. 실 험 방 법
5. 참 고 문 헌
6.Pspice 회로&결과

본문내용

1. 목 적
JFET 공통 소스 증폭기를 구성하여 증폭기의 특성 및 동작 원리를 실험을 통하여
이해한다.

2. 이 론
# JFET 바이어스 회로
JFET의 직류 바이어스의 목적은 적절한 Vgs전압을 선택하여 원하는 드레인 전류값과 적절한 동작점 Q를 얻는것이며, 자기바이어스 회로와 전압분배 바이어스가 주로 이용된다.

1. 자기 바이어스
JFET이 동작하기 위해서는 게이트-소스 접합이 항상 역바이어스 되어야 한다는 것은 이미 언급한 바 있다. 이 조건에 따라서 n채널 JFET은 음의 Vgs가 필요하고, p채널 JFET은 양의 Vgs가 필요하다.

그림에 이러한 조건을 만족시킬 수 있는 바이어스 회로가 주어져 있으며. 게이트 저항 Rg는 Rg 양단에 전압강하가 없기 때문에 게이트는 0V가 되어 바이어스에 영향을 주지 않는다. 이러한 바이어스 회로를 자기 바이어스(Self Bias)회로라 한다. 그림의 n채널 JFET에 대해 Id는 Rg 양단에 전압강하를 발생시켜 소스가 양의 전압이 되게 한다.
Vg = 0 이고 Vs ≅ IdRs 이므로 게이트-소스전압은 다음과 같다.
Vgs = Vg - Vs ≅ 0 -IdRs = -IdRs
따라서 게이트-소스전압이 항상 음의 값으로 바이어스 되어 적절한 동작점 Q가 결정된다. 또한 식을 연립하여 만들어지는 2차방정식을 풀어 드레인 전류 Id를 계산할 수 있다.
한편, 그림의 p채널 V에 대해서는 Rs를 통해 흐르는 전류가 소스에서 음의 전압을 발생시키므로 Vgs는 다음과 같다.
Vgs = Vg -Vs ≅ 0 -(-IdRs) = IdRs
따라서, 게이트-소스전압이 항상 양의 값으로 바이어스 되어 적절한 동작점 Q가 결정된다. n채널 JFET의 경우와 마찬가지로 식을 연립해서 만들어지는 2차 방정식을 풀어 드레인 전류 Id를 계산할 수 있다.

참고 자료

전자회로 생능출판사 김동식저