디지털 논리회로 7장 연습문제

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[방법] 마스터의 En로 CLK 신호를 접속하고, 슬레이브의 En에는 CLK 신호를 넣는다.

→ CLK 신오의 마지막 상승 에지 때 S, R 신호가 모두 1 이기 때문에 출력 파형이 불확실해지게 된다.
따라서 마지막 상승 에지가 발생하는 순강의 입력 신호에 문제가 있다.

① : 셋업 시간(setup time: tS)
② : 홀드 시간(hold time: tH)
③ : L-H 전파지연 시간(tPLH)

시간 여유 : (1/ 20MHz) - (1/ 33MHz) = 50ns - 30ns = 20ns
최악 경우의 시간 여유 : (1/ 20MHz) - (1/ 25MHz) = 50ns - 40ns = 10ns

A(t+1)=x′A+xy′
B(t+1)=yA+x′B
z=AB

(4) UV 플립-플롭을 D 플립-플롭으로 변환하는 방법
- 입력 U와 V를 접속하고, D 신호를 입력 시킨다

(1)
- T 플립-플롭의 특성 함수식 : Q(t+1) = T○＋Q
A(t+1) = x○＋A = Ax′+A′x
B(t+1) = Ax○＋B = (Ax)′B+(Ax)B′ = (A′+x′)B+AB′x = A′B+Bx′+AB′x

참고 자료

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