"논리 회로 설계" 검색결과 221-240 / 4,199건

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  부동 소수점 곱셈기 논리 회로 설계(32비트)

  리포트 | 3,000원 | 등록일 2013.07.21

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  논리회로 설계-Stop watch설계

  Lab 2-2 논리회로설계 - 스톱워치 설계(1) 그림 3-1의 스톱워치부의 각 블록을 논리설계한다.(2) MyLogic을 이용하여 설계한 각 블록의 schematic을 완성한다.· ... 사용하여 심볼화 하여 그림 3-1과 같이 전체회로 로 구성하여라(5) 설계된 전체 논리회로에 대해 MySim으로 실뮬레이션하여 설계를 검증한다. ... 카운트 되는 것을 보여준다· MOD 6 실뮬레이션그림 MOD 6 실뮬레이션0-5까지 카운트 되는 것을 보여준다.그림 STOP WATCH 회로(4) 기능이 검증된 각 블록을 MyLogic을

  리포트 | 3페이지 | 2,000원 | 등록일 2008.12.03

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  3대8 디코더 설계 및 검증 논리회로 및 실습 보고서

  검증하라.MyCAD로 설계한 회로도 구조시뮬레이션 결과 파형파형입력출력A=0B=0C=0Y? ... MyCAD 실습- 3대8 디코더 설계 및 검증 -1. (1) 아래 회로의 부울식을 구하고 이를 토대로 진리표를 작성하라.Y? ... 0001000*************00010001000000110001000010000001000101000001001100000001011100000001(2) MyCAD를 이용하여 설계하고

  리포트 | 5페이지 | 1,000원 | 등록일 2014.11.08

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  논리회로실험_VHDL을 이용한 신호등 설계

  1. Object- Using the traffic lights module mounted on HBE-COMBO II, implement traffic lights controller easily accessible in our lives.- Traffic light..

  리포트 | 25페이지 | 3,000원 | 등록일 2011.07.06 | 수정일 2017.06.21

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  논리회로설계실험_다양한 가산기

  이는 s ... 이는 반가산기의 내부구성이 다음 그림과 같이 표현되기 때문이다.다음으로 동작적 모델링 설계에서 process의 구성을 여러 가지 방법으로 할 수 있다. ... and y=`1` thenc

  리포트 | 13페이지 | 1,000원 | 등록일 2010.04.10

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  논리회로설계실험 7-Segment 제어기 설계

  1.VHDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  -7 Segment decoder를 이용해 학번을 출력-설계 방식은 if, case, with ~select, when 등을 택해서 설계-Block diagram이나 Structure

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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  논리회로실험 - 제 6장 VDHL의 순차회로 중 shift를 설계 결과보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 6담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 151. ... Design(1)어떠한 회로를 설계할 것인가 1)1)Latch vs. ... IntroductionVDHL의 순차회로 설계에서 Latch vs. Flip-Flop(FF), DFF, Synchronous reset vs.

  리포트 | 15페이지 | 1,000원 | 등록일 2014.08.15

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  [논리회로] D Flipflop 쿼터스 Verilog 언어로 설계, 회로도 및 시뮬레이션(동기식/비동기식)

  리셋 D flip-flop- 코드- 회로도- 시뮬레이션Clk의 positive edge마다 input값과 조건을 확인하고 output을 갱신. ... 동기식 D flip-lop- 코드- 회로도- 시뮬레이션Clk의 positive edge마다 input값과 조건을 확인하고 output을 갱신.비동기식 리셋 D flip-lop- 코드 ... (Rst값도 positive edge마다 확인)비동기식 리셋, 비동기식 셋 D flip-flop- 코드- 회로도- 시뮬레이션Clk의 positive edge마다 input값과 조건을

  리포트 | 3페이지 | 1,000원 | 등록일 2014.08.11 | 수정일 2016.06.13

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  디지털 논리회로이용한 시계설계

  서 론이번 설계는 한 학기 동안 수업을 통해 배웠던 기본 / 순차논리회로의 동작을 응용하여 카운터가 기본이 되는 디지털 시계를 직접 설계하는데 중점을 두었다. ... 사용소자 DataSheet1.2.(1)(2)(3)(4)(5)동작이론분주기설계카운터설계시계 및 시 조정 회로 설계Stopwatch 설계시간표시 디코더 설계3.Pspice전체회로도4.사용소자 ... 있다.우리가 쓰는 키트의 클럭을 병렬로 분주기를 나누어서 각 회로에 인가하여 회로를 설계하여야 한다.

  리포트 | 16페이지 | 2,500원 | 등록일 2008.12.02

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  [논리회로] 아벨(ABEL)을 이용한 설계

  다음의 내용을 ABEL로 작성하시오* 3bit의 A,B와 1bit Sel 을 입력으로 하여 다음과 같은 연산을 수행하는 회로를 설계하고 ABEL로 코딩 하시오. ... 주어진 문제P22V10를 이용하여 2bit subtractor를 ABEL로 구현하라.▶ 채점 기준: (1) 정확한 회로 설계 여부 (2) 동작여부 (3) 관련문서작업2. ... Hamming Code Generator 회로1.

  리포트 | 9페이지 | 1,500원 | 등록일 2008.10.08

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  [컴퓨터 전공][과목 : 디지털 논리 회로 설계 및 실습][내용 : 디지털 시계]

  서로 도와가며 제작을 진행하나 부분 별 담당자는 다음과 같이 나눈다.이 름담당 파트회로 설계, PPT 및 보고서 작성이론 조사 및 회로 구현회로 구현 및 디버깅부분별 담당자작품 구상알람을 ... REPORT교과목담당 교수님제출 날짜팀원전 공학 번이 름Digital Clock작품 개요주변에서 흔히 볼 수 있는 디지털 시계는 카운터를 이용해 설계할 수 있는 대표적인 순차회로의 ... 서적최신 디지털 공학 VHDL을 이용한 FPGA 디지털 설계

  리포트 | 11페이지 | 1,500원 | 등록일 2013.06.11

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  논리회로설계실험 D-FF , 8bit Register 설계

  1)D-FF 설계 library IEEE;use IEEE.std_logic_1164.all;entity dff isport( d, clk : in std_logic;sim:/tb_dff

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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  디지털 논리회로 Verilog HDL 을 이용하여 RLC 주사위 게임 (RLC DICE GAME) 설계

  게임기의 설계 사양과 옵션 사항 들을 Verilog HDL을 이용하여 코딩해보고 결과를 Modelsim 프로그램을 통해 검증해본다.2. ... 이들은 모두 1-6 up counter로 설계되어 있으며, Clk에 따라 계속 순환하다가 toss가 1이 되는 순간의 값을 가져와 연산을 시작한다.5. ... ProjectRLC Dice Game제출일 : 2013.6.25.교수님 : 윤홍일 교수님들어가며이번 프로젝트에서는 RLC Dice Game을 xilinx 의 ISE프로그램을 통하여 설계해본다

  리포트 | 25페이지 | 3,500원 | 등록일 2014.03.15

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  논리회로 설계실험 농구전광판

  BASKETBALL_DATA모듈을 설계하는 것은 단순히 데이터를 조작하는 것이므로 그다지 어렵지 않았다. 하지만 문제가 되는 것은 스위치를 눌렀을 때였다. ... 채터링전자 회로 내의 스위치나 계전기의 접점이 붙거나 떨어질 때 기계적인 진동에 의해 실제로는 매우 짧은 시간 안에 접점이 붙었다가 떨어지는 것을 반복하는 현상. ... 이는 회로에 나쁜 영향을 끼치므로 제거해야 한다.다시 말해서 스위치를 누르고 땔 때 스위치가 바로 떨어지는 것이 아니라 순간 적으로 여러 번 붙었다 떨어 졌다 하는 것이 채터링이다.우리는

  리포트 | 24페이지 | 2,000원 | 등록일 2009.07.10

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  논리회로 설계실험 shift register

  Shift register 설계1. ... 동작하는 회로이다. ... Introduction1)Flip-Flop에 대해 이해한다.2)VHDL 언어를 통해 shift register를 설계 할 수 있다.3)shift register에 쓰이는 DFF를 이해한다

  리포트 | 9페이지 | 1,000원 | 등록일 2009.07.10

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  특정 조건에 맞는 순서논리회로를 설계하고 이 설계한 회로를 VHDL로 표현하라.

  결론(Conclusion)개 요 (Outline)• 문제 제기 : 우리 주변에서 순서논리회로를 이용하 여 설계될 수 있는 놀이를 생각해 보고 설계하여 보시오. • 조건 : 외부입력 ... 회로는 문을 열면 처음 상태인 000으로 돌아가야 하는 한계가 있었다.결 론(Conclusion)• 이번에 설계한 순서논리회로로부터 수많은 제품들이 나올 수 있고 응용될 수 있다는 ... 1개 이상, 상태 수 5개 이상, 출력 1개 이상 • 설계한 회로를 바탕으로 이를 VHDL로 표현하시오. • 설계한 VHDL 코드를 시뮬레이션하고 그 파형을 확 인하시오.개 요 (Outline

  리포트 | 36페이지 | 8,000원 | 등록일 2010.06.24

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  논리회로 설계 및 구현-프로젝트명 : 디지털 시계 제작을 통한 논리회로 설계 및 구현

  논리회로 설계 및 구현프로젝트 보고서디지털 시계 제작논리회로 설계 및 구현프로젝트 보고서프로젝트명 : 디지털 시계 제작을 통한논리회로 설계와 구현과 목논리회로교수님조 원제출일2010년 ... 18-2 참고회로229논리회로 디지털 시계 설계 및 구현0. ... 설계회로도 121) 전체회로도122) 회로 상세 분석134. 개발 일정 215. 구현 226. 시험 287. 기타사항 288.

  리포트 | 76페이지 | 4,000원 | 등록일 2010.09.13 | 수정일 2014.11.20

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  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  논리회로실험 결과보고서논리회로 실험 설계1. ... 이러한 상황을 피하기 위해 IEEE 대분분 설계자들의 필요를 만족하는 9개의 값 논리 시스템과 한께 1164 표준 논리 패키지를 개발하였다. ... 즉, 충분히 큰 n에 대해, karatsuba(카라슈바) 알고리즘은 고전적cation- multiplication using fft- 결론우선 기본적인 곱셈 알고리즘에 대해서는 논리회로

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

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  [A+자료] 논리회로 4비트 가감산기 설계 입니다.

  설계를 통하여 가감산기 입력에 따른 출력 특성을 이해할 수 있다.2. 4비트 가감산기 논리회로설계3. ... REPORT( 4비트 가감산기 설계 )4비트 가감산기1. 목적FA 4개를 직렬로 연결하여 4-bit 가감산기를 설계한다.

  리포트 | 4페이지 | 3,000원 | 등록일 2012.06.17

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